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| Cadence发布了针对IBM-Chartered工艺平台的优化纳米设计的90纳米设计参考流程 | |||||
作者：佚名 文章来源：不详 点击数： 更新时间：2008-01-06  |
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该设计参考流程融合了Cadence当前的主流技术,包括Encounter RTL Compiler全局综合器、Encounter Test解决方案以及NanoRoute统一布线及物理优化技术。 “本设计参考流程是Cadence同IBM持续合作计划中的重要一步。Cadence、Chartered以及IBM的客户都可通过该设计参考流程实现其设计过程的最优化。该流程将提供一条更快捷的路径,设计出使用前沿的IBM-Cahrtered90纳米CMOS工艺技术的量产硅芯片。”IBM系统及技术集团的半导体产品和解决方案副总裁Tom Reeves如是说。 该共同开发的设计参考流程使用了以布线为中心的方法,解决了关键的90纳米SoC问题（包括低能耗设计、信号完整性以及测试设计等各个方面）并实现了较高的硅质量（QoS）。QoS使用布线来衡量一个设计的物理特征,包括改进的面积利用率、更高的性能以及更低的能耗。 “由IBM、Chartered共同开发的、先进的过程技术同前沿的Cadence技术的协同作业使客户从硅质量的提高中受益匪浅,比如缩减的面积、低能耗加上更高的性能。”Cadence公司集成电路解决方案部执行副总裁兼总经理Lavi Lev表示,“我们最终的目标是为共同的客户提供一条通往矽晶片的可预测路径。” “Cadence Encounter 平台集中考虑的是90纳米设计中可能出现的更具挑战性的问题。并且我们也很乐意和Cadence合作,共同为客户提供一种方式,使其能够更快地设计出所需芯片。借助IBM-Chartered设计合作计划,客户可以充分享受到额外的优势,比如设计可移植性以及一个灵活的原始模型。”Chartered公司全球市场推广及服务部的副总裁Kevin Meyer指出。 |
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